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What and Who
Ein IEEE-konformer high-speed fuer Floating-Point Zahlen
Peter-Michael Seidel
Seminar des Graduiertenkollegs
AG 1, AG 2, AG 3, AG 4, AG 5, SWS
AG Audience
Note: We use this to send email in the morning.
Date, Time and Location
Monday, 28 July 97
16:00
-- Not specified --
45 - FB14
Raum 016
Saarbrücken
Abstract
Alle modernen Prozessoren (PowerPC, Pentium, ...) haben eine oder
mehrere FPU's on chip. Im Vergleich zur FXU verbraucht die FPU dabei
wesentlich mehr Chipflaeche, und der Grossteil davon entfaellt auf
den FP-Multiplizierer.
Eine Bestrebung beim Prozessordesign liegt in der Erhoehung der Pro-
zessor-Takt-Rate. Bei Verwendung eines ueblichen FP-Multiplizierers
wird dieser bald zur zeitkritischen Komponente.
Deswegen wird in diesem Vortrag ein FP-Mult-Design vorgestellt, das
die Kosten reduziert und eine hoehere Systemtaktrate erlaubt.
Insbesondere wird das FP-Rundungsverfahren vereinfacht und in den
Multiplizierer integriert.
mehrere FPU's on chip. Im Vergleich zur FXU verbraucht die FPU dabei
wesentlich mehr Chipflaeche, und der Grossteil davon entfaellt auf
den FP-Multiplizierer.
Eine Bestrebung beim Prozessordesign liegt in der Erhoehung der Pro-
zessor-Takt-Rate. Bei Verwendung eines ueblichen FP-Multiplizierers
wird dieser bald zur zeitkritischen Komponente.
Deswegen wird in diesem Vortrag ein FP-Mult-Design vorgestellt, das
die Kosten reduziert und eine hoehere Systemtaktrate erlaubt.
Insbesondere wird das FP-Rundungsverfahren vereinfacht und in den
Multiplizierer integriert.
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Uwe Brahm, 04/12/2007 12:25 -- Created document.